STM32F103RCTR6学习笔记
STM32F103RCT6学习笔记 问题解决 时钟资源无法使用外部时钟HSE、LSE 在RCC设置中打开 High Speed Clock(HSE)高速时钟 Low Speed Clock (LSE)低速时钟 CrystakCeramic Resonator 外部晶振时钟源 BYPASS Clock
Verilog 知识点
Verilog 拾慧 语法 组合逻辑和时序逻辑 组合逻辑中，任何时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。 时序逻辑中，任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。 阻塞赋值和非阻塞赋值 阻塞赋值，如b =
